IT之家 5 月 26 日讯息，在昨天的 2026 外洋电路与系统筹商会上，华为公司董事、半导体业务部总裁何庭波在主旨演讲中初度提倡半导体全新演进旅途 ——“韬（τ）定律”。

图源：华为麒麟官方公众号 | ISCAS 2026 现场

基于该定律，华为 6 年来已告捷假想并量产 381 款芯片。预计到 2031 年，基于该定律的高端芯片晶体管密度缱绻，将达到 1.4 纳米芯片制程（臆想芯片晶体管精密度的缱绻）的同等水平。

IT之家看重到，科技日报本日发文，筹谋行家详备解答了何为韬定律、这一定律关于半导体产业意味着什么等问题。

韬定律的禁锢点在哪？

半个多世纪以来，宇宙半导体产业历久投降摩尔定律这一中枢步伐。

1965 年，英特尔纠合首创东说念主戈登 · 摩尔提倡，芯片上的晶体管数目约莫每两年翻一倍。其实质在于通过不断减弱晶体管尺寸，在相同面积内集成更多晶体管，从而股东性能擢升与本钱下落。

以前几十年间，芯片制程从 90 纳米、28 纳米沿途演进到 3 纳米以致 2 纳米，半导体产业基本沿着“几何缩微”的旅途执续发展。但跟着先进制程不断贴近物理极限，这沿门路正靠近多重挑战：一方面，晶体管尺寸贴近物理极限；另一方面，先进制程的本钱、功耗与工艺复杂度快速上涨，性能擢升的边缘收益渐渐放缓，摩尔定律出现“见顶”之忧。

为此，韬定律将热心要点从“尺寸”转向“时刻”。

在物理学和电子学中，时刻常数 τ 通常用于描写电路中的时刻延长与电阻、电容特色。围绕数落时延、优化数据流、擢升互连恶果等主义，相干盘考已积贮多年。

何庭波觉得，明天芯片性能的擢升，将不再仅依赖于更先进的制程，还不错通过数落系统中的时刻本钱 —— 包括信号传播、内存造访、互连与同步延长等，完毕性能、能效与晶体管密度的执续擢升。

因此，从实质上看，韬定律以 τ 这一跨层级性能缱绻为中枢，通过在器件、电路、芯片、系统全栈执续压缩斡旋的“时刻本钱”，收所在座性能跃迁。

“该定律中枢禁锢，是重构了半导体行业沿用 50 余年的摩尔定律演进范式。”上海交通大学集成电路学院素质周健军告诉记者，“技能发展不再局限于减弱器件几何尺寸以擢升晶体管密度，转而以时刻常数 τ 为中枢物理锚点，开展全维度协同优化。”

韬定律对半导体产业有何影响？

围绕韬定律，华为提倡“τ 缩微”（时刻缩微）办法，即在器件、电路、芯片和系统各层级，均界说一个特征时刻常数，PG电子(PocketGames)游戏官网并以其缩减动作斡旋优化主义。

同期，“逻辑折叠”动作一种假想法子论被提倡。该法子通过将数字、模拟与存储电路在垂直主义进行有源层堆叠，在三维空间内重构电路布局，以镌汰要道旅途、数落互连延长，并在性能、功耗与面积之间完毕协同优化。

何庭波在发表于中国科学院科技论文预发布平台的论文中指出：“τ 缩微以时刻自己而非晶体管面积动作臆想跳跃的紧要缱绻”。论文提倡，明天 10 年，电子系统的演进应由时刻缩微来勾通，而非几何缩微。

而基于这一框架，半导体产业的演进将从晶体督工艺转向器件、架构、软件、系统全栈协同，从“芯片能作念多小”转向“规划能有多快、系统反应能有多实时”。

韬定律将如安在工程实践中不竭落地？

何庭波先容，韬定律已构建连结器件、电路、芯片到系统层面的多层级协同优化体系。举例，在电路层面，通过逻辑折叠技能禁锢传统平面布局的物理畛域，镌汰要道旅途的走线长度并灵验数落信号传播的电阻和电容负载，完毕晶体管密度和电路性能的大幅擢升；在芯片层面，通过全栈软硬芯协同假想，基于实践责任负载完毕领导流和数据流的细粒度间隔，提高系统级恶果，数落端到端推论时刻。

“将于秋季面世的‘麒麟芯片 2026’是逻辑折叠技能的初度告捷实施，它基于全新的目田逻辑假想理念，由单层扩张至双层，并完毕晶体管密度等缱绻的大幅擢升。”何庭波清楚，诸如斯类的大皆改动，会缓缓落地到 2027 年及之后的量产芯片中。

瞻望明天，她预计，到 2031 年，基于韬定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。

在周健军看来，韬定律拓荒出半导体产业全新演进旅途，既重塑行业基础发展准则，也灵验延续摩尔定律技能红利。

“这一表面对宇宙半导体技能迭代具备引颈价值，同期为国内产业链提供全新发展指引：芯片制造不消过度依赖顶端光刻建树，先进封装的政策地位执续抬升；依托电路改动、架构改动与系统级优化，也可弥补工艺制程上的差距，打造高性能的芯片居品。”周健军说。

不外，动作一种新提倡的法子论，其在不同场景的适用性，以及与假想器用、产业生态的适配等，还需明天执续考证和优化。